内存带宽 = 预取宽度 × 时钟频率 × 数据率倍数 / 传输单位

DDR5 的提升来自三个维度：
  1. 时钟频率提升：DDR4 最高 3200MHz → DDR5 最高 6400MHz
  2. 预取宽度翻倍：DDR4 BC8（8 Burst）→ DDR5 BC16（16 Burst）
  3. 通道细分：DDR5 在同一 DIMM 内实现双通道（40bit vs 64bit）

DDR4-3200（双通道，64bit 总线）：
  3200 MT/s × 64 bit / 8 = 25.6 GB/s

DDR5-4800（双通道，40bit × 2 细分）：
  4800 MT/s × 40 bit × 2 / 8 = 48 GB/s（提升 87%）

DDR5-6400：
  6400 MT/s × 40 bit × 2 / 8 = 64 GB/s（提升 150%）

DDR4（无 Bank Group）：
  16 Bank = 4 Group × 4 Bank
  同一时刻只能操作一个 Bank（或跨 Bank 并行有限）

DDR5（2 个 Bank Group）：
  32 Bank = 2 Group × 4 Bank × 4 Bank
  两个 Bank Group 可以同时进行不同操作：

  Group 0: 正在 READ（传输数据）
  Group 1: 同时在 ACT 新行（行激活）

  行冲突的 tRP 延迟可以被另一个 Group 的操作隐藏

Burst Length = 一次列访问能抓取的数据量

DDR4 BC8（8 Burst）：
  一次 Column 访问，抓取 8 × 8 bytes = 64 bytes（一个 Cache Line）
  适合 64B Cache Line 的系统

DDR5 BC16（16 Burst）：
  一次 Column 访问，抓取 16 × 8 bytes = 128 bytes
  适合更大的 Cache Line（未来 128B 趋势）

优势：
  在同样 tCCD 下，BC16 比 BC8 每次抓取多一倍数据
  带宽利用率更高，尤其在大数据块传输场景（视频编解码、AI 推理）

DDR4 DIMM（64bit）：
  一个 DIMM = 64 bit 数据总线
  两个 DIMM 双通道 = 64 × 2 = 128 bit

DDR5 DIMM（40bit × 2）：
  一个 DIMM 内部有 2 个 40bit 子通道（类似两个小 DIMM）
  40 bit = 32 bit 数据 + 8 bit ECC（如果有）

  同一个 DDR5 DIMM，两个子通道可以并行访问
  等效于一个 DIMM 内部已经有了"双通道"

好处：
  - 内存控制器只需要支持 40bit，而不用支持 64bit
  - 主板布线更简单（更少的 DQ 引脚）
  - 功耗更低（每个通道负载更轻）

NRZ（Non-Return-to-Zero，不归零编码）：
  → 信号电平只有两种：高（1）和低（0）
  → 每个符号（symbol）编码 1 bit
  → 时钟周期内电平保持不变（不归零）

NRZ 的信号示意图：

  1     0     1     1     0     0     1     0
  ─┐   ─┐   ──┐ ──┐   ─┐   ─┐   ──┐   ─┐
    └───┘   └────┘   └────┘   └───┘   └────

  时钟周期：|← T →|← T →|← T →|← T →|← T →|← T →|← T →|← T →|

  高电平 = 1，低电平 = 0
  每个周期传输 1 bit

NRZ 的优势：
  - 简单：发射端和接收端都容易实现
  - 信噪比好：两个电平之间差距大（眼图高）
  - 误码率低：在相同速率下，NRZ 比多电平调制更可靠

NRZ 的局限：
  - 每个符号只能传 1 bit
  - 要提高带宽，只有提高时钟频率（更多符号/秒）
  - 频率越高，信号完整性问题越严重（趋肤效应、串扰、ISI）

NRZ 在高频下的三大问题：

1. 趋肤效应（Skin Effect）：
   → 频率越高，电流越集中在导线表面
   → 有效截面积减小，电阻增加
   → 衰减随频率增加而加剧

2. 串扰（Crosstalk）：
   → 高速信号产生电磁场，干扰相邻走线
   → 频率越高，串扰越严重

3. 码间干扰（ISI，Inter-Symbol Interference）：
   → 带宽有限时，矩形脉冲会"扩散"
   → 前一个 bit 的尾会延伸到下一个 bit
   → 频率越高，符号周期越短，ISI 越严重

DDR4-3200 的 NRZ 已经接近物理极限：
  - 眼图高度（噪声裕量）只有约 200mV
  - 误码率（BER）要求 < 10^-12
  - 再提高频率，信噪比会不够

这就是为什么 DDR5 不能单靠提频率来翻倍带宽——
NRZ 编码在 6400 MT/s 已经触及物理墙了。

PAM3（3 电平脉冲幅度调制）：
  → 信号电平有三种：高（11）、中（10）、低（01）
  → 每个符号编码 2 bits（但实际可用容量约 1.58 bits/symbol）

PAM3 的信号示意图：

  高（11）
    │           ┌───┐
    │      ┌────┘   └────┐
    │ ─────┘             └──────
    │
  中（10）
    │  ─────┐       ┌──────
    │       └───────┘
    │
  低（01）
    │  ────┐           ─────
    └──────┘           └──────

PAM3 的优势：
  → 在相同带宽（Hz）下，传输更多数据
  → 频谱利用率比 NRZ 高约 58%

PAM3 的问题：
  → 三个电平之间的间距更小（噪声裕量只有 NRZ 的一半）
  → 误码率比 NRZ 高，需要更复杂的均衡技术

PAM3 的应用：
  → USB4 2.0（80 Gbps 使用 PAM3）
  → DisplayPort 2.1（部分速率使用 PAM3）
  → 未被 DDR5 采用（DDR5 选 PAM4）

PAM4（4 电平脉冲幅度调制）：
  → 信号电平有四种：3（11）、2（10）、1（01）、0（00）
  → 每个符号编码 2 bits
  → 在相同信号带宽（Hz）下，数据率翻倍

PAM4 的信号示意图：

  电平 3（11）
    │              ┌───┐
    │         ┌────┘   └────┐
    │    ┌────┘             └──────
    │
  电平 2（10）
    │
    │  ──────┐     ┌─────┐
    │        └─────┘     └──────
    │
  电平 1（01）
    │       ────────┐         ─────
    │                └─────────┘
    │
  电平 0（00）
    │  ────┐           ─────
    └──────┘           └──────

NRZ vs PAM4 对比（相同信号带宽）：

  NRZ（2 电平）：
    符号率 6400 MSymbols/s × 1 bit/symbol = 6400 Mbps
    眼图有 2 个眼（高/低）

  PAM4（4 电平）：
    符号率 3200 MSymbols/s × 2 bits/symbol = 6400 Mbps
    眼图有 3 个眼（4 个电平之间）
    → 频率减半，但数据率相同！

DDR5 在 DQS/CK 时钟线上使用 PAM4：

  原本 DDR4 用 NRZ 传时钟（每周期 1 bit）
  DDR5 用 PAM4 传时钟（每 symbol 2 bits）
  → 时钟频率降低一半，速率不变，信号完整性更好

  注意：DDR5 的 DQ（数据线）本身仍用 NRZ
    → DQ 速率 = 6400 MT/s（NRZ，1 bit/符号）
    → PAM4 主要用于高速时钟链路（CK/DQS）

PAM4 的挑战：
  - 眼图高度只有 NRZ 的 1/3（噪声裕量极小）
  - 三个眼之间只有约 167mV 的判决间距
  - 需要 FFE + CTLE + DFE 组合均衡才能正常工作

DFE 是 DDR5 引入的新技术，改善高速信号的眼图质量：

传统 DDR4 用的均衡：
  - 发射端：FFE（Feed-Forward Equalization）
  - 接收端：CTLE（Continuous Time Linear Equalization）

DDR5 新增 DFE（Decision Feedback Equalization）：
  - 在接收端用判决反馈来消除码间干扰（ISI）
  - 允许更高的数据率（6400 MT/s 以上）
  - 但需要更复杂的训练算法

DFE 的工作原理：
  → 接收端先猜测 symbol 值
  → 把猜测结果反馈回来，消除该 symbol 对下一个 symbol 的影响
  → 迭代改善，降低误码率

结果：DDR5-6400 能在相同信号完整性下，跑到 DDR4-3200 两倍的速度

DDR5 改变了 Vref（参考电压）的校准方式：

DDR4：
  - Vref 是主板上的电阻分压设置（固定值）
  - 所有颗粒共用一个 Vref 调教方式

DDR5：
  - 每个 DQ（Data Pin）有独立的 Vref（On-Die Vref）
  - 颗粒内部自己校准 Vref
  - 受噪声影响更小，信号质量更稳定

DDR5 的 Training 流程（开机时）：
  1. Read Gate Training（校准读数据眼图）
  2. Write Leveling（对齐写数据）
  3. DQ Calibration（每个 DQ 独立校准）
  4. DFE Training（调整 DFE 抽头系数）
  5. Vref Training（调整 PAM4 电平阈值）
  → 总耗时约 200ms，但确保了高速运行的稳定性

DDR4 → DDR5 的功耗优化：

电压：1.2V → 1.1V（降低 8%）
  → 静态功耗（IDD）降低

传输效率：DQS（数据选通信号）
  → DDR5 使用更高的数据眼图效率
  → 动态功耗（IDDD）降低

但是，频率更高，功耗不一定降低：
  - DDR5-6400 的峰值功耗 > DDR4-3200
  - 总体能耗效率（Performance/Watt）提升 ~50%

DDR5 还引入了：
  - 浅睡眠模式（Low Power Auto Self-Refresh）
  - 温度控制刷新（Temperature Controlled Refresh）
  - 更精细的时钟门控（Clock Gating）

DDR5 对 CPU 和平台的要求：

1. 内存控制器重新设计：
   DDR4 控制器的 64bit 通道 → DDR5 的 2×40bit 通道
   信号完整性要求更高

2. 主板布线更复杂：
   DDR5 的信号速率（6400 MT/s）要求
   主板 PCB 需要更好的阻抗控制和串扰管理
   通常需要 6~8 层 PCB

3. 容量密度：
   DDR5 颗粒的密度更高（单颗粒 16Gb → 32Gb）
   同样的容量，DDR5 可以用更少的颗粒
   16GB DIMM 只需要 8 颗 16Gb 颗粒（DDR4 需要 16 颗 8Gb）